电子与半导体产业是全氟和多氟烷基化合物（PFAS，亦称“持久性化学品”）的主要应用领域。这类化合物在自然环境中存续时间较长，且有可能在生物体内累积，达到对生态系统及人类健康造成危害的毒性浓度。
计算机设计师有潜力降低在半导体与电子制造业（涵盖集成电路、电池、显示器等）中对PFAS（全氟和多氟烷基物质）的依赖——在欧洲地区，这些领域目前占据了PFAS氟聚合物总使用量的十分之一。本研究提出了一套解决方案的框架：
在设计初期，我们需对集成电路制造过程中的金属层堆叠及图案化工艺的复杂性进行深入分析，以此量化计算系统制造过程中PFAS对环境造成的影响；同时，我们还要辨识出硬件制造过程中产生的隐含碳（即碳足迹）与PFAS之间的潜在竞争关系。在7纳米工艺节点上，采用极紫外（EUV）光刻技术生产集成电路，与采用深紫外浸没（DUV）光刻技术（非EUV）的同类工艺相比，PFAS层的含量降低了18%，这一结果与隐含碳的变化趋势并不一致；通过案例研究，阐述了如何在确保功率、性能和面积限制的前提下，对设计进行优化，以降低PFAS的使用并实现权衡。
通过优化设计降低后端金属堆叠的层数，我们发现脉动阵列中的含PFAS层可以减少至原来的1.7倍。
引言
计算系统的环境影响不仅局限于碳排放和水资源的消耗，还包括在半导体和电子产品制造过程中所使用的化学物质及材料，这些因素对环境及人类健康可能产生的负面影响，计算机设计师与工程师应予以高度重视并迅速采取措施。全氟和多氟烷基物质，亦称“永久化学品”，涵盖了全球工业生产中广泛应用的16,000余种化学合成物，这些物质中均含有至少一个全氟化甲基（由三个碳-氟键构成）或乙烯基（由两个碳-氟键构成）的碳原子。因其生物累积性、对人体健康的有害影响以及对环境的破坏作用，PFAS引起了全球公众、科学界以及监管部门的广泛关注。在电子及半导体产业中，PFAS被广泛运用于生产计算用集成电路、显示屏、电池以及数据中心的热管理冷却液等多种产品。伴随着电子和计算芯片的广泛应用，电子行业对PFAS的需求预计将以每年10%的速度持续增长，其主要推动力来源于半导体制造业的发展。
全球范围内新建的制造设施数量不断上升，这导致制造环节中PFAS的用量有所提升。同时，通过废水排放、废气排放或电子废弃物，PFAS污染物也日益增多。这些问题已经变成了半导体和计算领域面临的一项紧迫环境挑战。本研究运用数据驱动的策略，对集成电路制造过程中的PFAS进行了深入探究，对各个光刻步骤中PFAS的使用情况进行了建模分析，并揭示了PFAS、隐含碳、功率与性能之间的设计优化平衡点。据我们所掌握的信息，这标志着研究人员和设计师得以在硬件生产的初期阶段对PFAS进行模拟和计算，并在设计初期阶段提出降低PFAS含量的设计方案。我们的主要贡献有：
构建一个分析模型体系，旨在对逻辑半导体生产过程中PFAS的消耗进行量化。此体系借助制造设备的详尽信息和现有有关半导体光刻技术及工艺复杂性的文献资料，使得设计者能在设计初期预测其设计方案在制造流程中的PFAS使用量。为了打造一个更加全面的可持续计算系统设计方案，我们于框架内融入了架构层面的碳足迹模拟工具，旨在对硬件生产过程中产生的全氟和多氟化合物（PFAS）及其碳排放进行权衡分析。我们深入开展了PFAS感知设计案例研究，并向设计师们提供了降低PFAS含量的设计选项。研究结果表明，在硬件系统设计中减少后端金属堆叠层数，可以有效减少制造过程中的PFAS使用量达1.7倍。背景
在2020年，欧洲化学品管理局（ECHA）对欧洲电子与半导体制造业中PFAS的使用量进行了估算，该数字高达4.21千吨。具体来看，图1（右侧）揭示，在这部分PFAS中，大约69%源自氟聚合物，28%是用于表面润湿及改性的含氟表面活性剂，而剩余的3%则是由碳氟化合物构成，这些化合物包括小分子液体和气体，其中一部分还是用于热管理冷却液的温室气体。
如图1（左）所示，电子与半导体产业在氟聚合物应用领域排名第三，紧随交通运输和化工能源行业之后，其市场份额在2020年欧盟氟聚合物销售额中占据了11%。
众多PFAS物质在环境中的持久性以及生物体内积累的特性已经得到证实，它们存在于水、土壤和空气之中，甚至北极地区也不例外。尽管目前关于大多数PFAS物质的毒理学信息尚不充分，但鉴于这些被称为“永久化学品”的物质可能带来的健康风险及其生物积累性，迫切需要采取措施减少其使用。目前，只有少数科技公司，比如苹果公司，已经宣布开始逐步减少其产品中PFAS的使用。尽管PFAS在产品使用阶段通常较为安全，然而，在制造全流程及计算系统的处理阶段，却潜藏着诸多潜在的安全风险。在计算系统的整个生命周期内，PFAS有可能通过以下三种方式释放至环境：一是通过大气排放至空气中，二是通过水排放至水体中，三是通过土壤渗滤液排放至土壤中。图2详细描绘了半导体中PFAS可能导致的这三种污染途径。
PFAS的修复手段，也就是从水源和土壤中清除PFAS污染物，是减少人类接触现有PFAS的关键措施之一。然而，这种方法并不能彻底解决各行业所面临的PFAS污染问题。最新的研究显示，污水处理厂在处理半导体制造设施产生的废水中，无法彻底去除PFAS。此外，还有一些PFAS对现有的废水处理技术表现出系统性抗性。这强调了在制造过程（乃至设计阶段）降低含有PFAS化学物质比重的必要性。因而，急切地需要探寻有效的无PFAS替代品，并在计算领域（例如光刻技术）中必须使用到PFAS时，尽可能减少其使用。表1详细列出了电子与半导体制造流程中涉及的各类PFAS，以及目前可用的无PFAS替代品情况。
在半导体制造领域，PFAS的主要应用是光刻工艺，其中仅有0.8%的PFAS会留在芯片上，而大部分则随废水排放或焚烧处理（如图3所示）。为了构建一个环境可持续的计算系统，其中包括减少PFAS的使用，必须实现从设计阶段到制造过程再到最终处置环节的全面协作，同时还需要学术界与工业界的紧密合作。研究计算栈的专业人士与设计师在规划阶段得以辨识并整合权衡，以采纳减少PFAS对环境影响的改进策略，特别是在光刻及集成电路生产过程中，尚无PFAS替代品可用的情况下。PFAS主要应用于：
光刻胶是一种特殊的光聚合物，它能在基板上通过短波长辐射，例如极紫外EUV或深紫外DUV，来改变其溶解度，从而实现微纳结构的图案化。鉴于制造先进的半导体芯片涉及众多复杂工艺步骤，这一过程对良率的要求极高，必须达到99%以上。
抗反射涂层，简称ARCs，通过其低折射率特性来减少基板表面的光反射，以此降低反射光对视觉的干扰，并且充当一种阻隔层的作用，这层涂层包括顶部的抗反射涂层（TARCs）和底部的抗反射涂层（BARCs）。
其他涂层的作用包括：顶层涂层用以阻止光活性成分外泄，同时确保光刻胶不受193nm浸没式深紫外光在操作过程中浸水作用的损害。另外，介电旋涂涂层有助于提升光刻胶及ARCs涂层的均匀度，并能有效防止出现缺陷。
我们将对涉及PFAS化学品的光刻工艺环节称作“含有PFAS的层”。在第三节中，对所提出的用于半导体生产中的PFAS建模工具的设计与实施过程进行了详尽的阐述。
PFAS 感知系统设计框架
计算机设计师在设计阶段拥有将PFAS最小化的重要机会。本节内容将详尽阐述，依据制造标准，对集成电路设计过程中每一金属层半导体制造环节所涉及的PFAS用量进行精确计量和构建模型的方法。我们将对框架的输入端和输出端进行深入解析（见§III-B），同时探讨研究者和设计人员在计算体系中更全面地考量PFAS限制因素及后续发展方向的策略（见§III-C）。
A. PFAS与半导体制造分析模型
在半导体制造过程中，PFAS的用量与图案化难度及金属层层数密切相关。图4详细呈现了半导体制造中应用最广泛的光刻技术，诸如光刻-刻蚀（LE）、自对准双重图案（SADP）以及自对准四重图案（SAQP），并揭示了这些技术的工艺复杂度以及包含PFAS层的具体情况。工艺流程及所用化学品的差异，导致PFAS的用量、抗反射涂层、旋涂涂层与顶层涂层与特定光刻胶的搭配使用存在变化。以某工艺流程为例，它可能仅涉及BARC与光刻胶。我们的模型为设计师与工程师提供了针对特定工艺节点的图案化复杂度及工艺流程灵活性的更新与定制选项，并允许用户集成自定的制造标准。
我们的PFAS模型是以某研究中提出的金属堆叠为基础构建的，并且依据常规的光刻流程，该流程涉及使用含有PFAS的光刻胶、ARCs、顶层涂层及其他涂层。据此，我们通过计算含有PFAS层的数量来进行估算。在半导体生产过程中，掩模是用于在硅晶圆上形成图案化特征的工具，因此我们选取光刻掩模的数量作为参考指标，以此来推算制造过程中所使用的PFAS总量（见表2）。PFAS分析建模的公式为：
我们对130nm至3nm工艺节点半导体制造过程中PFAS的使用量进行了评估。图5揭示了芯片制造过程中，前端（FEOL）、中端（MOL）和后端（BEOL）所涉及含PFAS的光刻层数量。随着集成电路制造中光刻步骤的逐步推进，含PFAS层的数量也在不断上升。与DUV技术相较，采用直接EUV技术能够降低含有PFAS的层数，这直接关联到更少的掩模需求以及简化了工艺流程（参见图5）。尽管如此，随着特征尺寸的不断减小，由于更高级工艺节点带来的复杂性提升，掩模以及光刻步骤的数量也随之增多。
评估方法
对PFAS进行定量验证，我们采用了与TechInsights所建模的每个工艺节点中PFAS化合物的体积数据相对比的方法，以此证实了我们建模技术的准确性。具体来看，图7中呈现了以28nm工艺节点为基准的制造过程中PFAS的分布趋势。我们的模型在含PFAS化学品体积方面展现出了与TechInsights量化结果相近的走势。不过，TechInsights所提供的PFAS数据颗粒度相对较粗，并且仅涵盖了28nm制程技术节点及其之后的领域。我们的PFAS模型乃一款参数化预测工具，依托于晶圆厂的工艺流程、工艺的复杂程度以及金属堆叠方式，在芯片制造设计环节中，它能够提供充分的灵活性与多样性，进而实现PFAS使用的量化和降低。
为了评估集成电路的碳排放量，我们引入了ACT——这一架构级碳足迹模拟工具——并将其融入我们的设计框架，旨在促进整个计算过程的可持续性发展。
在Cadence Genus™与Innovus™工具的支持下，我们运用了学术版的ASAP7 PDK，对一种脉动阵列以及ARM Cortex-M0架构进行了综合设计和布局布线，进行了功耗-性能-面积（PPA）分析。
图7展示了我们对PFAS分析模型的评估，并与TechInsights所提供的PFAS含量趋势进行了对比分析。
我们的模型所呈现的趋势与TechInsights发布的PFAS体积测量数据极为一致。通过考虑工艺的复杂性、制造流程以及金属互连结构，我们确保了模型具备充分的灵活性和适应性，从而能够精确量化集成电路中的PFAS含量。
面向 PFAS 感知的计算设计案例研究
在本节内容中，我们首先揭示了在先进工艺节点中运用 EUV 光刻技术时，PFAS 与含碳物质之间存在的矛盾。接着，我们具体分析了在制造脉动阵列过程中，采用不同数量的 BEOL（金属布线）层时，PPA、含碳物质以及PFAS三者之间的权衡关系。第三，我们阐述了在系统级芯片（SoC）的设计中，通过降低BEOL层的数量，从而实现PFAS的利用与芯片面积之间的整体平衡优化。
A. PFAS-功耗-性能-碳足迹的设计权衡
为了打造更加环保的计算系统，设计人员必须兼顾性能与能耗等传统评估标准，并将碳排放和PFAS等生态因素纳入考量范围。如图8所示，我们通过TSMC的缩放数据，描绘了从16nm至3nm工艺节点（横轴）上，每平方厘米芯片在性能、能耗、PFAS含量以及碳足迹方面的变化趋势。尽管技术的缩小和性能提升以及能耗降低等方面有所进步，然而，在制造过程中产生的环境负担，例如碳含量和PFAS的存在，并不会因为技术节点的升级而自动得到改善。
图8中展示了不同工艺阶段下，每平方厘米芯片的标准化性能、能耗、PFAS类化学物质含量以及潜在碳排放量。研究呈现了在碳强度差异巨大的环境下（从100%可再生能源至以煤炭为主要能源的体系），半导体生产过程中所引发的碳排放幅度。在7纳米工艺制程上，采用极紫外光刻技术生产的芯片，其PFAS含量层比采用深紫外光刻技术制造的芯片降低了18%，并且在能耗与性能表现上更为出色。
内含碳的总体趋势是在更先进的工艺阶段中得到提升，这主要是因为图案化程度的加深导致了能源消耗的上升。对于含有PFAS的层来说，与7nm（EUV）和5nm工艺相比，7nm（DUV）甚至10nm工艺在某些特定情况下可能带来更小的环境影响，这一结果受到BEOL金属堆叠（见图7）、设计面积的缩减以及良率等因素的影响。
正如文献记载，在进行7纳米工艺节点设计时，若采用极紫外光刻技术，相较于采用深紫外光刻的浸润式多重图案化技术，在相同的金属层堆叠情况下，能够促进更加环保的制造流程，有效减少碳排放，并且能够降低18%的PFAS层，这相当于将PFAS化学品的用量减少了20%。这是因为采用 EUV 技术可以显著减少掩模以及制造过程中的步骤，涵盖光刻、沉积和蚀刻等环节。一张 EUV 掩模的效能相当于五张 DUV 掩模，不仅图案良率更高，而且制造周期更短。尽管 EUV 设备的平均功耗是传统 DUV 设备的十倍，但它能够替代多个制造步骤。
B. 减少 BEOL 金属层以优化 PFAS 使用
考虑到PFAS的使用量会随着金属层数的增加而变化，我们对如图9(a)所示的脉动阵列进行了布线设计，并在不同BEOL层数条件下，对其内部碳、PFAS以及PPA之间的平衡进行了量化分析。如图9(b)所示，通过优化设计，减少BEOL层数最多能够实现PFAS层使用量的3倍节省。将脉动阵列的层数从金属层 M7降至 M5，能够显著减少 1.5 倍的 PFAS 层数；若进一步将层数优化至 M3，则在 BEOL 中可进一步减少 2 倍的 PFAS；得益于脉动阵列结构的规整性，这一改动对 PPA 几乎没有影响。
图9. (a) 展示了基于ASAP7 PDK技术设计的6×6矩阵乘法阵列的布局以及单个MAC单元的布局；(b) 在金属层从M7降至M3的条件下，该矩阵阵列在功耗、延迟、面积、隐含碳排放以及PFAS层数等方面的性能进行了标准化比较。将BEOL的层数从M7降至M3，能够在前端工艺（FEOL）、中间互连（MOL）以及后端互连（BEOL）三个方面，实现整体PFAS的降低，减少比例高达1.7倍。此外，这一改动对功耗、延迟和面积的影响均可忽略不计。
就碳含量而言，若在制造过程中采用非可再生资源（例如煤炭）而非可再生资源（例如太阳能）作为能源，降低BEOL层数的影响更为显著，这是因为电力是造成碳排放的主要因素。鉴于此，降低BEOL层数所带来的主要环境优势是减少制造环节中PFAS层的数量。在图 10 中，我们呈现了脉动阵列 MAC 单元在无约束（M7）状态与受限于 M3 级别时的布局区别。
图10展示了采用ASAP7 PDK的矩阵乘法阵列MAC单元的布线图，左侧图像呈现了通向M7的无约束布局，而右侧图像则展示了受限于使用较少的BEOL金属层至M3的布局。
C. SoC PFAS 优化中的金属层与面积权衡
为了阐述如何在 SoC 尺度上通过优化 BEOL 层数来降低 PFAS 的影响，我们采用了 ASAP7 PDK 的金属堆叠技术（如图 11 所示），并据此构建了一个用于 DNN 训练加速的模型。该模型集成了 ARM Cortex-M0 处理器、一个 6×6 的脉动阵列以及片上 SRAM。我们对脉动阵列和Cortex-M0实施了无限制的布局与布线设计，并充分利用了M7的性能，随后对BEOL进行了优化，最终达到了M4的标准。
图11展示了根据文献资料整理的简化版深度神经网络训练加速器系统芯片（SoC）的总体架构概览图。
针对 Cortex-M0，若要升级至 M4，其布局所需的面积将扩大1.47倍。然而，若将配置从 M7降至 M4，只会使整个 SoC 的面积增长2.4%。通常，SRAM 单元会被布线到 M4，所以并不会造成面积上的损失。如图12所示，在将SoC布线连接到M9（其中M8-M9段负责供电网络）的过程中，我们呈现了通过优化至M5所能实现的，相较于之前1.58倍的PFAS减少效果。
图12展示了在加速器SoC中，BEOL金属层与芯片面积之间的平衡问题。我们通过将SoC的BEOL金属层从M9优化至M7，成功实现了1.58倍的PFAS减量效果。然而，这一优化措施也导致了芯片面积增加了2.4%。
除此之外，我们依据半导体生产企业的碳排放强度以及BEOL层的设计，对每款SoC的碳足迹进行了具体分析。在对比了不同碳排放强度的情况下，我们发现减少BEOL层的数量（同时考虑到面积成本）对芯片的碳足迹影响微乎其微。这一现象主要归因于碳足迹的计算涉及电力使用（包括各种制造设备和工艺）、原材料采购以及气体排放等多个复杂环节。相比之下，减少含 PFAS 层数的效益则大 10 倍以上。
机遇与行动号召
提升计算系统对环境的负面影响不仅限于碳排放，还涵盖生产环节中涉及的物料和化学成分，例如全氟和多氟烷基化合物（PFAS）。伴随针对PFAS监管规定的持续更新，半导体产业链（涵盖集成电路生产）需努力降低乃至摒弃PFAS的运用。作为设计师，我们得以在设计的初期阶段进行评估与平衡，进而对设计方案进行改进，目的是为了在制造阶段降低PFAS的使用量。
本节内容将主要介绍，在致力于打造更加环保的计算系统设计过程中，如何降低PFAS的使用频率，以及展望未来在系统设计方面的潜在策略。
正如§III-C部分所阐述的，我们亟需开发出更加精确和统一的PFAS检测技术。同时，设计师与建筑师们可以通过提升硬件产品的使用寿命、以及回收再利用硬件设备，来有效降低电子废弃物的产生。通过延长硬件的使用寿命，可以显著减少最终进入垃圾填埋场或焚烧厂的电子垃圾量，进而降低PFAS对空气、水源和土壤造成污染的潜在风险。
除此之外，在异构Chiplet系统的环境可持续性领域，同样蕴藏着诸多值得深入研究和拓展的潜力。目前，最尖端的超大规模集成电路（VLSI）系统普遍采用了多芯片集成技术，这其中包括了Chiplet（小芯片）的架构设计，即把独立封装的裸片组装在一种称作中介层（interposer）的基板上。Chiplet技术的一大亮点在于其采用了体积更小、结构模块化的芯片设计，这一特点不仅有助于提高芯片的合格率，还能显著降低芯片内部金属互连层（BEOL）的用量。
相较于将系统级芯片（SoC）的布线统一至最高金属层（例如M7），我们能够针对各个功能模块进行定制化制造，使其达到各自所需的最高金属层（如SRAM仅需至M4），这样有望大幅度降低PFAS的用量。
然而，Chiplet技术还依赖于特定的封装技术，这些技术可能带来额外的PFAS污染，且在能耗、效能和碳排放方面，与单一芯片的SoC相比，仍存在诸多未确定的平衡点。这一领域目前尚未得到充分探索，我们期望本框架能为计算科学领域的研究提供坚实的基础。
结论
计算系统对环境所造成的负担，尤其是碳排放和“永久化学品”PFAS的排放，正逐渐成为全球范围内备受瞩目的议题。半导体和电子制造业对含有PFAS的材料高度依赖，而这些物质不仅具有生物累积的潜在风险，还可能对人类健康构成威胁。随着技术对人类生活的依赖程度不断加深，这些不易察觉的化学品所引发的可持续性问题愈发紧迫。
我们设计了一个体系，旨在协助设计师和研究人员在设计的早期阶段对PFAS进行量化分析，同时从碳足迹、PFAS的利用、能耗、性能以及面积等多个方面提升计算系统的环境友好性。我们期望这一成果能为未来的研究和改进工作打下坚实的基础，助力计算行业逐步降低PFAS的依赖。
